2.5.1　總線操作

　　1.總線

　　計算機總線是計算機各部件之間傳遞信息的通道。按總線在微機系統中的位置，可分為以下三類。

　　（1）內部總線：CPU芯片與其他芯片之間的連線。

　　（2）系統總線：各集成電路板之間的連線。

　　（3）外部總線：微機系統與其他設備之間的連線。

　　系統總線在微機系統中占有重要的位置，對系統總線的要求是規格化、可通用，并服從某一總線標準。有關總線的詳細介紹見第8章。

　　2.總線的操作

　　微機系統各部件之間的信息交換是通過總線操作周期完成的，一個總線周期通常分為四個階段：

　　（1）總線請求和仲裁階段：當有多個模塊提出總線請求時，必須由仲裁機構仲裁，確定將總線的使用權分配給哪個模塊。

　　（2）尋址階段：取得使用總線權的模塊，經總線發出本次要訪問的存儲器或I/O端口的地址和有關命令。

　　（3）傳送數據階段：主模塊（指取得總線控制權的模塊）與其他模塊之間進行數據的傳送。

　　（4）結束階段：主從模塊將有關信息從總線上撤除，主模塊交出總線的控制權。

　　3.時鐘周期、總線周期和指令周期

　　（1）時鐘周期：微處理器執行指令的最小時間單位，又稱T狀態。它通常與微機的主頻有關。

　　（2）總線周期：CPU對存儲器或I/O端口完成一次讀/寫操作所需時間。例如：IBM　PC/XT的基本總線周期由4個時鐘周期T1～T4組成，80486的基本總線周期由T1和T2兩個時鐘周期組成。當外設速度慢時，可插入等待周期Tw。

　　（3）指令周期：CPU執行一條指令所需的時間。指令周期由若干個總線周期組成，不同指令執行的時間不同；同一功能的指令，尋址方式不同時，所需的時間也不同。

　 　微處理器執行不同指令時，時間有很大的差別，但每條指令都有各自固定的時序對應。大多數指令由存儲器讀/寫、I/O端口讀/寫、中斷響應等基本的總線周 期組成。總線的時序是指與完成總線的操作有關的地址線、數據線、控制信號和時鐘信號相互之間的定時關系，一般可用時序圖來表示。

　　2.5.280486的總線操作時序

　　80486支持多種數據傳輸，以滿足高性能系統的需要。總線操作有：單周期或多周期、突發或非突發、可高速緩存或不可高速緩存等；傳送的數據可以是8位、16位或32位。這里僅對幾種重要的總線周期進行說明。

　　1.不可高速緩存的非突發單周期

　 　非突發單周期是由RDY有效信號結束的總線周期。不可高速緩存的非突發單周期的讀周期和寫周期均含有兩個時鐘周期，稱之為基本的2-2總線周期，時序如 （a）所示（Ti表示空閑周期）。CPU在第一個時鐘周期T1輸出低電平信號ADS，表明地址總線上輸出的地址信號和總線周期定義信號有效。在第二個時鐘 周期T2結束時，CPU采樣RDY信號。如RDY信號為低電平，表示數據讀/寫完成，并結束當前總線周期；如RDY信號為高電平，表示數據讀/寫未完成， 則需要插入等待狀態T2周期，并在該周期結束時，采樣RDY信號為低電平，表示數據讀/寫完成，結束當前總線周期。這種方式的讀/寫周期均由3個時鐘周期 構成，稱之為基本的3-3周期，時序如（b）所示。事實上，只要CPU采樣RDY信號無效，就可以在總線周期中插入任意個等待狀態周期，直到采樣RDY信 號為低電平時，結束當前總線周期。

　　2.不可高速緩存的非突發多周期

　　不可高速緩存的非突發多周期時序。CPU在第 一個數據讀周期的T2內，若BLAST輸出高電平，指示外部系統，這是一次多周期傳輸。在該T2結束時，CPU采樣RDY為低電平，讀入數據；在第二個數 據讀周期的T2內，若BLAST輸出低電平，指示外部系統結束多周期傳輸，否則重復上述過程；在每個讀周期的T2結束時，采樣RDY為低電平并讀入數據， 直到結束。KEN在整個數據傳輸過程中保持高電平，以表示是不可高速緩存的周期。64位浮點裝入或128位預取的內部請求必須占用多周期；外部系統每次只 傳輸8位或16位數據時，也可能需要多周期。

　　3.不可高速緩存的突發周期

　　對需要多周期傳輸的任何要求，80486都可以接受突發周期。如果在第一個數據讀周期，外部系統送回的有效信號是BRDY而不是RDY，則將多周期數據傳輸的請求轉換成一個突發周期，時序。